十字路口交通灯设计Verilog代码Quartus仿真

名称：十字路口交通灯设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

具体要求如下

在十字路口的两个方向各设计一组红绿黄指示灯,显示顺序为:其中一个方向是绿灯、黄灯、红灯,另一个方向是红灯、绿灯、黄灯;设置一组数码管,以倒计时的方式显示允许通过或禁止的时间,其中绿灯、黄灯、红灯的持续时间分别为30s、65、36s。

1.基本功能

1)南北和东西方向各有一组绿,黄,红灯,各自的持续时间分别为305,65,365;

2)用两组数码管,以倒计时方式显示两个方向允许通行或禁止通行的剩余时间。     

2.扩充功能

按S1键后,东西、南北路口均显示红灯状态。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

整体仿真图

分频模块

控制模块

倒计时模块

显示模块

部分代码展示:

//数码管显示模块
module display
(
input clk,
input [7:0] main_data,//主路,两个数码管
input [7:0] branch_data,//支路,两个数码管
output reg [2:0] weixuan,//位选,低电平亮
output reg [7:0] duanxian//段选,高电平亮
);
wire [3:0] main_data_ten;//十位
wire [3:0] main_data_one;//个位
wire [3:0] branch_data_ten;//十位
wire [3:0] branch_data_one;//个位
assign main_data_ten=main_data/10;
assign main_data_one=main_data%10;
assign branch_data_ten=branch_data/10;
assign branch_data_one=branch_data%10;
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[5:4])//显示
2'd0:display_data<=branch_data_ten;
2'd1:display_data<=branch_data_one;
2'd2:display_data<=main_data_ten;
2'd3:display_data<=main_data_one;
      default:;
endcase
end

代码文件（付费下载）：