11位全加器设计Verilog代码Quartus仿真

名称：11位全加器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

先设计1位全加器

然后11个1位全加器串联,组成11位加法器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

//1位全加器模块
module  add_1bit(
input A,//加数
input B,//加数
input C_in,//加数进位
output SUM,//和
output C_out//和进位
);
wire AB,A_B,ABC;
assign AB=A ^ B;//异或门
    assign A_B=A & B;//与门
assign SUM=C_in ^ AB;//异或
    assign ABC=C_in & AB;//与门
assign C_out=A_B | ABC;//或门
endmodule

代码文件（付费下载）：