加减乘除运算器设计VHDL代码Quartus仿真

名称：加减乘除运算器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

加减乘除运算器设计

1、设计8位加法器

2、设计8位减法器

3、设计8位乘法器

4、设计8位除法器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

加法器

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

减法器

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

乘法器

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

除法器

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
--一位全加器
ENTITY full_adder IS
   PORT (
      A     : IN STD_LOGIC;
      B     : IN STD_LOGIC;
      CIN   : IN STD_LOGIC;
      S     : OUT STD_LOGIC;
      COUT  : OUT STD_LOGIC
   );
END full_adder;
ARCHITECTURE behave OF full_adder IS
   
   SIGNAL A_and_B : STD_LOGIC;
   SIGNAL A_xor_B : STD_LOGIC;
BEGIN
   --一位全加器的组合逻辑
   A_xor_B <= A XOR B;
   A_and_B <= A AND B;
   
   S <= A_xor_B XOR CIN;
   COUT <= (A_xor_B AND CIN) OR A_and_B;
   
END behave;

代码文件（付费下载）：