可变模计数器及奇偶校验器设计Verilog代码Quartus仿真

名称：可变模计数器及奇偶校验器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

可变模计数器及奇偶校验器设计

可变模计数器要求：

可以切换模4/8/12/16计数器，计数到最大值后返回0，具有复位功能

奇偶校验器要求：

可以控制进行奇校验还是偶检验

输入8位数据，输出奇校验或偶检验值

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

计数器设计文档.doc

奇偶校验设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

//可变模计数器
module count_mod(
input clk,//时钟
input rst,//复位
input [1:0]mode,//模值控制
output reg [3:0] count//输出计数值
);
reg [3:0] max_data=4'd3;
//控制最大值
always@(posedge clk or posedge rst)
if(rst)
max_data<=4'd3;
else
case(mode)//模值控制
2'b00:max_data<=4'd3;//模为4
2'b01:max_data<=4'd7;//模为8
2'b10:max_data<=4'd11;//模为12
2'b11:max_data<=4'd15;//模为16
default:;
endcase

代码文件（付费下载）：