99秒计数器设计Verilog代码Quartus EDA实验箱

名称：99秒计数器设计Verilog代码Quartus  EDA实验箱

软件：Quartus

语言：Verilog

代码功能：采用俩位数码管显示，有异步清零功能。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在EDA实验箱验证，EDA实验箱如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. 仿真图

秒计数模块仿真

显示模块仿真

部分代码展示:

module display(
input clk,
input [7:0]counter,//0~99秒信号
output  reg [7:0] weixuan,//位选,高电平亮
output  reg [7:0] duanxian//段选,高电平亮
);
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;//计时
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[15:14])//显示
2'd0:display_data<=counter/10;//秒十位
2'd1:display_data<=counter%10;//秒个位
      default:;
endcase
end
always@(posedge clk)
begin
case(jishu[15:14])//位选，低亮
2'd0: weixuan<=8'b11111101;//显示十位
2'd1: weixuan<=8'b11111110;//显示个位
default:weixuan<=8'b11111111;
endcase
case(display_data)//段选
0 : duanxian= ~(8'hc0); 
1 : duanxian= ~(8'hf9); 
2 : duanxian= ~(8'ha4); 
3 : duanxian= ~(8'hb0); 
4 : duanxian= ~(8'h99); 
5 : duanxian= ~(8'h92);
6 : duanxian= ~(8'h82); 
7 : duanxian= ~(8'hf8); 
8 : duanxian= ~(8'h80); 
9 : duanxian= ~(8'h90); 
endcase
end
endmodule

代码文件（付费下载）：