加减乘除计算器设计Verilog代码Quartus仿真

名称：加减乘除计算器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

加减乘除计算器设计

1.具有加减乘除运算功能按键，具有esc、enter按键

2.并行输入8位运算值

3.具体0~9共10个数字按键输入

4.输出计算结果

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 状态图

6. testbench文件

7. 仿真图

部分代码展示:

//计算器
module calculator(
input clk,//时钟
input esc,//ESC键
input add,//加
input sub,//减
input mul,//乘
input div,//除
input enter,//Enter键
//数字按键
input key_0,
input key_1,
input key_2,
input key_3,
input key_4,
input key_5,
input key_6,
input key_7,
input key_8,
input key_9,
output [15:0] OP_A,//输入的操作数A
output [15:0] OP_B,//输入的操作数B
output [15:0] OP_Result,//结果
output [15:0] remainder//余数
);
wire [2:0] current_state;//当前状态
wire [1:0] calcul;//计算
wire key_0_p;
wire key_1_p;
wire key_2_p;
wire key_3_p;
wire key_4_p;
wire key_5_p;
wire key_6_p;
wire key_7_p;
wire key_8_p;
wire key_9_p;
//按键上升沿模块
key_rise i0_key_rise(
. clk(clk),//时钟
. key_in(key_0),//按键输入
. key_out(key_0_p)//按键上升沿
);
//按键上升沿模块
key_rise i1_key_rise(
. clk(clk),//时钟
. key_in(key_1),//按键输入
. key_out(key_1_p)//按键上升沿
);
//按键上升沿模块
key_rise i2_key_rise(
. clk(clk),//时钟
. key_in(key_2),//按键输入
. key_out(key_2_p)//按键上升沿
);
//按键上升沿模块
key_rise i3_key_rise(
. clk(clk),//时钟
. key_in(key_3),//按键输入
. key_out(key_3_p)//按键上升沿
);
//按键上升沿模块
key_rise i4_key_rise(
. clk(clk),//时钟
. key_in(key_4),//按键输入
. key_out(key_4_p)//按键上升沿
);
//按键上升沿模块
key_rise i5_key_rise(
. clk(clk),//时钟
. key_in(key_5),//按键输入
. key_out(key_5_p)//按键上升沿
);

代码文件（付费下载）：