5x5块数据交织器设计Verilog代码Quartus仿真

名称：5x5块数据交织器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

5×5块数据交织器:存储器大小为五行五列(可存25比特数据),输入是按行写入,直到写满存储器再开始输岀,输岀是按列读岀,受时钟上升沿、写入控制端λ和读岀控制端Rε控制。WR与RE高位有效。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

module inter_5x5(
input clk_in,//时钟
input rst_n,//复位
input [3:0]H_in,//写入的数据,行
input WR,//写控制
input RE,//读控制
output reg [3:0]L_out//读出的数据,列
);
reg [3:0]data_mem [24:0];//存储器
integer address_w=0;
integer address_r=0;
//写地址控制
always@(posedge clk_in or negedge rst_n)
if(rst_n==0)
address_w<=0;
else

代码文件（付费下载）：