基于74LS160芯片的20进制计数器VHDL代码Quartus仿真

名称：基于74LS160芯片的20进制计数器VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

基于74LS160芯片的20进制计数器

1、设计代码实现74LS160芯片功能

2、调用74LS160芯片，实现20进制计数器

3、对代码进行仿真

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY cnt_20 IS
   PORT (
      CP  : IN STD_LOGIC;
      TC  : OUT STD_LOGIC;
      Q1  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
      Q2  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
   );
END cnt_20;
ARCHITECTURE behave OF cnt_20 IS
   COMPONENT LS74160 IS
      PORT (
         CP  : IN STD_LOGIC;
         MR_n : IN STD_LOGIC;
         PE_n : IN STD_LOGIC;
         CET : IN STD_LOGIC;
         CEP : IN STD_LOGIC;
         P   : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
         TC  : OUT STD_LOGIC;
         Q   : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
      );
   END COMPONENT;
   
   SIGNAL TC1      : STD_LOGIC;
   SIGNAL TC2      : STD_LOGIC;
   SIGNAL MR_n     : STD_LOGIC;
   SIGNAL Q1_buf : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL Q2_buf : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN

代码文件（付费下载）：