FIR滤波器电路设计Verilog代码Quartus仿真

名称：FIR滤波器电路设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

FIR滤波器电路

完成有限冲击响应低通数字滤波器设计,滤波频率为20khz增益不做要求,抽头系数自行计算同步电路设计

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

分频模块仿真

FIR模块仿真

噪声信号生成模块仿真

部分代码展示:

//分频模块，50M分频到100K
module div_clk(
input clk_in,
output reg clk_out
);
reg [15:0] count=16'd0;
always@(posedge clk_in)
if(count>=16'd500)//50_000K/100K=500
count<=16'd0;
else
count<=count+16'd1;
always@(posedge clk_in)
if(count>=16'd250)
clk_out<=1;
else
clk_out<=0;
endmodule

代码文件（付费下载）：