等精度频率计带报告设计Verilog代码Quartus仿真

名称：等精度频率计带报告设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

等精度频率计带报告

测量范围：100Hz~1MHz

闸门时间：0.1s

系统时钟：50MHz

频率精度：小于0.1%

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

设计文档：

设计报告.doc

1. 工程文件

2. Testbench

复位后在1楼，后按下7楼按键，上升到7楼，再按下2楼，电梯再下降到2楼，再按4楼，电梯上升到4楼

3. 仿真图

整体仿真图

a1

a2

a3

a4

a5

a6

部分代码展示:

//闸门信号产生模块
module div_doors(
input clk_in,//输入50K基准时钟
input reset_p,//复位信号
input signal_in,//待测频率输入
output reg doors_open//闸门信号
);
parameter count_1s=32'd2500;//50KHz计数5000为0.1秒
reg [31:0] door_1s_cnt=32'd0;//闸门信号0.1s开启一次
always@(posedge clk_in)
if(reset_p==0)
door_1s_cnt<=32'd0;
else
if(door_1s_cnt==count_1s)
door_1s_cnt<=32'd0;
else
door_1s_cnt<=door_1s_cnt+32'd1;
reg door_1s=0;
always@(posedge clk_in)
if(door_1s_cnt==count_1s)
door_1s<=~door_1s;//闸门信号0.1s开启一次
//同步到signal_in
always@(posedge signal_in)
doors_open<=door_1s;//闸门信号0.1s开启一次
endmodule

代码文件（付费下载）：