数字时钟设计Verilog代码Quartus仿真

名称：数字时钟设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：数字钟可校时

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

数字时钟设计.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真

4.1 整体仿真

4.2 按键下降沿检测模块仿真

4.3 分频模块仿真

4.4 计时模块仿真

4.5 整点报时模块仿真

4.6 显示模块仿真

部分代码展示:

//响铃模块整点报时
module Bell(
input clk_50Hz,
input [7:0] hour_time,//时
input [7:0] minute_time,//分
input [7:0] second_time,//秒
output bell_out//蜂鸣器,为低电平时，蜂鸣器响
);
reg bell=1;//整点报时铃
always@(posedge clk_50Hz)
if(minute_time==8'd59 && second_time==8'd59)
bell<=0;//蜂鸣器,为低电平时，蜂鸣器响
else
bell<=1;

代码文件（付费下载）：