模可变计数器设计Verilog代码Quartus仿真

名称：模可变计数器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

模可变计数器设计

1、计设置一位控制模的位M，要求M=0，模23计数；当M=1，模109计数；

2、计数结果用三位数码管显示，显示BCD码；

3、利用Quartus软件实现波形仿真

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

模可变计数器设计.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

5.1 整体仿真

5.2 M=0，模23计数器

5.3 M=0，模23；M=1，模109

5.4 M=1，模109

部分代码展示:

module display
(
input clk,
input [7:0] counter,//计数值
output reg [3:0] weixuan,//位选,高电平亮
output reg [7:0] duanxian//段选,高电平亮
);
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[15:14])//显示
2'd0:display_data<=counter/100;
2'd1:display_data<=counter/10%10;
2'd2:display_data<=counter%10;
2'd3:display_data<=0;
      default:;
endcase
end
always@(posedge clk)
begin
case(jishu[15:14])//位选，低亮
2'd0: weixuan<=4'b0111;
2'd1: weixuan<=4'b1011;
2'd2: weixuan<=4'b1101;
2'd3: weixuan<=4'b1111;
default:weixuan<=4'b1111;
endcase

代码文件（付费下载）：