车门和安全带报警提醒装置设计Verilog代码Quartus仿真

名称：车门和安全带报警提醒装置设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

已知技术参数和设计要求    

  实现一个汽车车门报警装置和安全带未系报警提醒装置

  该装置的作用是当人触动汽车门锁时超过一定时间而没打开门就会触动蜂鸣器报警,并在中控台LED上显示 ERROR。

  车门打开后,若有人坐上驾驶座,汽车启动后10s,安全带没有佩戴好则触动报警装置,提醒驾驶人系上安全带。

  报警每隔1s响一次,车门报警为车门外侧报警器报警,声音音计量为最大;安全带报警为车内报警器报警,生意音量较小

设计内容和步骤

1.理论依据

  根据设计要求分析汽车报警控制器电路的设计功能,掌握设计中所涉及到汽车报警控制、定时器、译码显示、 Verilog HDL语言的编内技术,阐明设计原理。

2.方案设计

  根据设计要求确定汽车报警控制器电路的设计方法,画出流程图,并对各部分功能进行说明。   

3.程序编写与调试

  编写实现程序,并进行调试,根据结果,完善程序功能。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

QuartusII 9.0版本

2. 程序文件

原理图文件

模块文件

3. 程序编译

4. RTL图

5. 仿真图

部分代码展示:

//报警模块
module alarm(
input clk,//时钟
input alarm_1,//车锁报警
input alarm_2,//安全带报警
output beep_1,//蜂鸣器输出频率1，车锁报警
output beep_2//蜂鸣器输出频率2，安全带报警
);
reg clk_1=0;//频率1
reg clk_2=0;//频率2
reg [15:0] cnt_1=16'd0;
//10分频
always@(posedge clk)
if(cnt_1>=16'd9)begin
cnt_1=16'd5)begin
clk_1<=1;//输出高电平
end
else begin
clk_1<=0;//输出低电平
end

代码文件（付费下载）：