洗衣机控制器设计VHDL代码Quartus仿真

名称：洗衣机控制器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

洗衣机控制器设计

完成洗衣机控制器设计。

要求:(1)设计一个电子定时器,控制洗衣机作如下运转;定时启动→正转20秒→暂停10秒→反转20秒→暂停10秒→定时未到回到“正转20秒→暂停→10秒   定时到则停止;     

     (2)洗涤过程由“启动信号开始,若定时到,需发出提示音响;    

     (3)用两个数码管显示洗涤的预置时间(分钟数),按倒计时方式对洗涤过程作计时显示,直到时间到停机,用三只LED灯表示“正转，反转，暂停三个状态。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

洗衣机仿真.doc

洗衣机仿真

Quartus9.0版本

1.要求

2.程序文件

3.程序运行

4.管脚设置

5.仿真

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
ENTITY washing_machine IS
   PORT (
      clk_in     : IN STD_LOGIC;--50Hz
      start_key  : IN STD_LOGIC;--启动按键
      
      set_time_key: IN STD_LOGIC ;--预置时间按键，按一次增加5分钟，超过60分钟自动回零
      
      led        : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);--正转，反转，暂停
      end_led    : OUT STD_LOGIC;--洗衣结束信号
      
      dig_led1    : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管1
      dig_led2   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管2
   );
END washing_machine;
ARCHITECTURE Behavioral OF washing_machine IS
--洗涤预制时间寄存模块/十进制减法计数模块/时序电路模块/译码器驱动电路模块/数码管显示模块   
--洗涤预制时间寄存模块
Component pre_set_time IS
PORT (
clk_in     : IN STD_LOGIC;--50Hz     
set_time_key: IN STD_LOGIC ;--预置时间按键，按一次增加5分钟，超过60分钟自动回零
preset_time    :  OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
end Component ;

代码文件（付费下载）：