增量调制器和解调器设计Verilog代码Quartus仿真

名称：增量调制器和解调器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

增量调制器和解调器的设计

任务

   利用所学过的《通信原理》 MATLAB\ SIMULIN或者《电子设计自动化》(EDA技术)的基本知识完成△M调制器和解调器的设计

要求

   发射端:每个时钟周期内,输入的8位抽样值序列经过与前

一抽样值的比较,得到增量调制信号序列(信息码),串行输出。接收端:接收串行输入的调制码,将其恢复为原来的信息码。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

Quartus9.0版本

2. 程序文件

3. 程序编译

4. 程序RTL图

5. 仿真图

部分代码展示:

//接收端
module M_receive(
input clk,//时钟
input reset,//复位
input serial_data,//输出串行调制信号
output reg [7:0] demodulate_data//还原的信息码
);
reg [2:0] sample_count=3'd0;
always@(posedge clk)
if(reset==1)
sample_count<=0;
else
sample_count<=sample_count+3'd1;//3位累加0~7循环
//接收端相对发送端会延迟一个周期
reg [2:0] sample_count_buf=3'd0;
always@(posedge clk)
sample_count_buf<=sample_count;//延迟一个周期
reg [7:0] difference_data=8'd0;//增量值（有符号）
always@(posedge clk)
if(reset==1)
difference_data<=8'd0;
else
case(sample_count_buf)
8'd1:difference_data[7]<=serial_data;//最高位
8'd2:difference_data[6]<=serial_data;
8'd3:difference_data[5]<=serial_data;
8'd4:difference_data[4]<=serial_data;
8'd5:difference_data[3]<=serial_data;
8'd6:difference_data[2]<=serial_data;
8'd7:difference_data[1]<=serial_data;
8'd0:difference_data[0]<=serial_data;
default:;
endcase
reg [7:0] difference_data_buf=8'd0;//增量值（有符号）
always@(posedge clk)
if(reset==1)

代码文件（付费下载）：