矩阵加法器和浮点矩阵加法器设计VHDL代码ISE仿真

名称：矩阵加法器和浮点矩阵加法器设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：矩阵加法器和浮点矩阵加法器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档n.doc

1、工程文件

2、程序文件

3、程序编译

4、RTL图

5、Testench

部分代码展示:

--
-- IntMatAddCore.vhd 
--
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all;
-- Required entity declaration
entity IntMatAddCore is
port(
Reset, Clock, WriteEnable, BufferSel: in std_logic;
WriteAddress: in std_logic_vector (3 downto 0);
WriteData: in std_logic_vector (7 downto 0);
ReadAddress: in std_logic_vector (3 downto 0);
ReadEnable: in std_logic;
ReadData: out std_logic_vector (8 downto 0);
DataReady: out std_logic
);
end IntMatAddCore;
architecture IntMatAddCore_arch of IntMatAddCore is
COMPONENT dpram16x8
  PORT (
    clka : IN STD_LOGIC;
    wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
    addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    dina : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
    clkb : IN STD_LOGIC;
    enb : IN STD_LOGIC;
    addrb : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    doutb : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
  );
END COMPONENT;
COMPONENT dpram16x9
  PORT (
    clka : IN STD_LOGIC;
    wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
    addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    dina : IN STD_LOGIC_VECTOR(8 DOWNTO 0);
    clkb : IN STD_LOGIC;
    enb : IN STD_LOGIC;
    addrb : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    doutb : OUT STD_LOGIC_VECTOR(8 DOWNTO 0)
  );
END COMPONENT;
-- state definitions
typestateType is (stIdle, stWriteBufferA, stWriteBufferB, stReadBufferAB, stWriteBufferC, stComplete);
   
signal presState: stateType;
signal nextState: stateType;
signal iReadEnableAB, iCountReset,iCountEnable: std_logic;
signal iWriteEnableA, iWriteEnableB, iWriteEnableC: std_logic_vector(0 downto 0);
signal iReadDataA, iReadDataB: std_logic_vector (7 downto 0);
signal iWriteDataC: std_logic_vector (8 downto 0);
signal iCount: unsigned(3 downto 0);
begin

代码文件（付费下载）：