数字时钟 FPGA 设计 VHDL Quartus

名称：数字时钟 FPGA 设计 VHDL Quartus

软件：Quartus

语言：VHDL

开发板/平台：Cyclone IV FPGA开发板

功能介绍

本设计实现一个基于 FPGA 的数字时钟系统，顶层模块为 Digital_clock，使用 VHDL 语言完成逻辑描述，工程环境为 Quartus。系统以 50MHz 时钟作为输入，通过内部计时逻辑生成秒、分、时的递增显示，并提供复位控制，适合用于 FPGA 数字系统课程设计、实验报告和开发板演示。 数字时钟具备时、分、秒显示功能，并通过 key_hour、key_minute、key_second 三个按键分别调整小时、分钟和秒数。显示部分采用数码管位选 bit_select 与段选 seg_select 输出，面向六位数码管动态扫描显示，可直观显示当前时间状态。 工程结构清晰，包含分频、计时、BCD/显示转换、数码管扫描显示和顶层连接等模块，便于学习 FPGA 中时钟分频、计数进位、按键调整、组合译码和多位数码管动态显示的完整设计流程。

运行环境

开发语言：VHDL 开发软件：Quartus 目标平台：Cyclone IV FPGA 开发板 顶层模块：Digital_clock 主要工程文件：Digital_clock.qpf、Digital_clock.qsf、Digital_clock.vhd、fenping.vhd、jishi.vhd、div_10.vhd、display.vhd

设计思路

系统整体采用模块化设计思路，将数字时钟功能拆分为时钟分频、计时控制、数码管显示和顶层互连几个部分。外部输入的 50MHz 时钟先经过分频处理，得到适合计时逻辑使用的低频节拍，再驱动秒、分、时计数模块按数字钟规则递增。 计时模块负责完成秒、分、时之间的进位关系，并结合复位信号和按键调节信号实现时间校准。key_second 用于调整秒，key_minute 用于调整分钟，key_hour 用于调整小时，便于在开发板上直接进行交互式校时。 显示部分将计时得到的各位数字转换为数码管可显示的段码，并通过位选信号完成多位数码管动态扫描。顶层 Digital_clock 负责连接各功能模块，对外保留时钟、复位、按键和数码管接口，使工程接口简洁，适合直接综合、仿真和移植。

模块结构

主要模块包括： Digital_clock：顶层模块，连接时钟输入、复位、校时按键、数码管位选和段选输出。 fenping：分频模块，用于将输入时钟转换为计时和显示扫描所需的时钟节拍。 jishi：计时模块，完成秒、分、时计数及按键调整逻辑。 div_10 / BCD：用于数字拆分或 BCD 相关处理，配合显示模块输出各位数字。 display：数码管显示模块，生成 bit_select 位选信号和 seg_select 段选信号，实现多位数码管动态显示。

开发板验证

工程带有 Quartus 管脚约束文件 Digital_clock.qsf，并配套 Cyclone IV FPGA 开发板验证信息，可用于开拓者开发板环境下进行下载验证。设计接口已对应时钟、复位、按键和数码管显示相关信号，适合在开发板上观察数字时钟运行、复位以及时分秒按键调整效果。

仿真图/仿真说明/设计文档图片

工程包含 Quartus 仿真与输出结果文件，包括 display.vwf、Digital_clock.sim.vwf、Digital_clock_qsim.sim.vwf、VCD 波形文件以及 sim.rpt 等仿真报告文件，可用于查看数字时钟逻辑在仿真环境中的信号变化和显示控制过程。

部分代码

以下展示顶层模块 Digital_clock 的部分代码，完整源码请下载压缩包查看。

ENTITY Digital_clock IS
   PORT (
      clk_in     : IN STD_LOGIC; -- 输入的50MHz时钟信号
      reset      : IN STD_LOGIC; -- 重置信号
      key_hour   : IN STD_LOGIC; -- 调整小时按键
      key_minute : IN STD_LOGIC; -- 调整分钟按键
      key_second : IN STD_LOGIC; -- 调整秒按键
      bit_select : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); -- 数码管位选信号
      seg_select : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)  -- 数码管段选信号
   );
END Digital_clock;

代码文件（付费下载）