数字时钟计数显示 FPGA 设计 VHDL Quartus

名称：数字时钟计数显示 FPGA 设计 VHDL Quartus

软件：Quartus

语言：VHDL

功能介绍

数字时钟计数显示 FPGA 设计 VHDL Quartus 实现了 clock_T105 相关的 FPGA 逻辑功能，包含完整 HDL 源码、工程文件、设计说明和付费下载压缩包，适合作为数字逻辑课程设计、实验验证或二次开发参考。

核心顶层模块为 wy_counter_60，可从顶层端口、时钟复位、子模块例化和输出控制关系入手阅读代码。

正文整理了设计说明、关键结构和部分代码，便于快速了解工程实现方式。

运行环境

• 源码语言：VHDL
• 开发软件：Quartus
• 交付内容：HDL 源码、工程文件、设计说明和下载压缩包

设计思路

该工程可按自顶向下方式理解：先查看顶层模块端口定义，确认时钟、复位、输入输出接口，再顺着子模块例化关系分析控制路径和数据路径。

主要模块包括：wy_counter_60、wy_dispaly、wy_counter_24。调试时可先验证核心控制模块，再联调顶层工程。

模块结构

主要工程/源码文件如下：

• clock/clock.qsf
• clock/clock.qpf
• clock/wy_counter_60.vhd
• clock/wy_dispaly.vhd
• clock/wy_counter_24.vhd

演示视频

下方提供演示视频，可直接播放查看运行效果。

仿真图/仿真说明/设计文档图片

设计说明：

工程文件

程序文件

框图

程序编译

RTL图

仿真图

整体仿真图

60进制模块仿真图

24进制模块仿真图

显示模块仿真

部分代码

以下展示顶层模块 wy_counter_60 的部分代码，完整源码请下载压缩包查看。

ENTITY wy_counter_60 IS
   PORT (
      clk      : IN STD_LOGIC;
      set_key  : IN STD_LOGIC;--校时
      cnt_ten  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数值十位
      cnt_one  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数值个位
      cout     : OUT STD_LOGIC--进位
   );
END wy_counter_60;

代码文件（付费下载）