篮球比赛倒计时器 Verilog Quartus
名称:篮球比赛倒计时器 Verilog Quartus
软件:Quartus
语言:Verilog
开发板/平台:Cyclone IV FPGA开发板
功能介绍
本项目使用Verilog实现篮球比赛计时器,适合在Cyclone IV FPGA开发板上进行验证。系统以20 MHz时钟为基础,通过分频生成1 Hz计时节拍,在数码管上显示剩余时间,并提供开始/继续、暂停、复位清零和置数等操作。计时结束时,LED输出闪烁报警信号,便于现场观察比赛时间状态。 工程顶层模块为Basketball,内部连接fenping分频模块、jishi倒计时模块和display_num数码管显示模块。输入端包含计时控制及score_1、change等比赛相关接口,输出端提供LED报警和两位数码管段码HEX1、HEX2。完整Quartus工程、Verilog源文件、管脚配置以及仿真工程文件均已整理,可直接用于学习、编译和硬件下载。运行环境
开发语言:Verilog 开发软件:Quartus 目标硬件:Cyclone IV FPGA开发板 输入时钟:20 MHz 显示接口:HEX1、HEX2两位数码管 报警接口:LED 工程包含QSF管脚约束文件、Verilog源代码、原理图文件及仿真相关文件。设计思路
设计采用分层模块化结构,将篮球比赛计时功能拆分为时钟分频、倒计时控制和数码管显示三个部分。顶层Basketball模块接收20 MHz时钟以及复位、置数、开始、暂停、计分和场地交换等控制信号,并把各功能模块连接起来,形成完整的比赛计时控制通路。 fenping模块将输入时钟转换为1 Hz计时节拍,jishi模块依据该节拍完成倒计时、启动/继续、暂停、复位和置数控制,并在计时结束或需要提示时驱动LED闪烁报警。display_num模块把剩余秒数转换为十位和个位数码管段码,通过HEX1、HEX2实时显示比赛时间。工程同时保留了score_1和change等比赛控制接口,便于在实际开发板上扩展计分和半场切换逻辑。模块结构
顶层Basketball负责系统接口和模块互连;fenping模块完成输入时钟到1 Hz计时节拍的分频;jishi模块实现倒计时状态控制、置数、复位、启动、暂停及LED报警;display_num模块将second_time剩余秒数译码为HEX1和HEX2两组数码管输出。工程还包含Quartus原理图与仿真文件,便于查看层次连接和进行时序验证。开发板验证
项目已在 Cyclone IV FPGA开发板上完成验证,工程提供了对应的管脚约束与开发板实物图。下载配置后,可通过按键控制倒计时启动、暂停、复位、置数及半场交换,LED提供闪烁报警,HEX1和HEX2数码管显示剩余秒数。
仿真图/仿真说明/设计文档图片
工程提供display_num.vwf、Basketball.vwf、Basketball_qsim.sim.vwf等仿真工程文件,以及Quartus仿真结果报告,可用于观察倒计时控制和数码管显示信号的变化。部分代码
以下展示顶层模块 Basketball 的部分代码,完整源码请下载压缩包查看。
module Basketball(
input clk_in,//20M
input reset_p,//复位清零
input load_p,//置数
input start,//开始、继续
input stop,//暂停
input score_1,
input change,//半场交换场地
output LED,//闪烁报警
//数码管显示输出十位个位
output reg[7:0] HEX1,
output reg[7:0] HEX2
);
wire clk_1Hz;
wire [7:0] second_time;//秒
//100M分频到1hz
fenping i_fenping(
. clk_in(clk_in),
. clk_1Hz(clk_1Hz)//1Hz
);
//倒计时模块
jishi i_jishi(
. clk_in(clk_in),
. clk_1Hz(clk_1Hz),
. load_p(load_p),//置数
. reset_p(reset_p),//复位
. start(start),//开始
. stop(stop),//暂停
. LED(LED),//闪烁报警
. second_time(second_time)//秒
);
//显示模块
display_num i_display_num(
. clk(clk_in),
. second_time(second_time),//秒
//数码管显示输出十位个位
. HEX1(HEX1),
. HEX2(HEX2)
);
endmodule
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