Quartus交通灯设计Verilog代码远程云端平台

名称：Quartus交通灯设计Verilog代码远程云端平台

软件：Quartus

语言：Verilog

代码功能：

交通灯设计

主支干道车辆按规定时间交替运行，主干道每次通行 30秒，支干道每次通行 20秒，每次绿灯转红灯前要求黄灯亮 5秒，而红灯保持不变

用发光二极管模拟两组红绿灯。用七段显示器显示每种状态持续的时间。 黄灯亮时按 1H频率闪烁，加装使系统归零按键，加装蜂鸣器 (绿灯亮1秒响结束前 2秒停）

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在远程云端平台验证，远程云端平台如下，其他远程云端平台可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

整体仿真图

分频模块

控制模块

倒计时模块

显示模块

部分代码展示:

`timescale 1 ns/ 1 ps
module traffic_light_vlg_tst();
reg clk;
reg reset;
// wires                                               
wire branch_green;
wire branch_red;
wire branch_yellow;
wire [7:0]  duanxian;
wire main_green;
wire main_red;
wire main_yellow;
wire [3:0]  weixuan;
                         
traffic_light i1 (
// port map - connection between master ports and signals/registers   
.branch_green(branch_green),
.branch_red(branch_red),
.branch_yellow(branch_yellow),
.clk(clk),
.duanxian(duanxian),
.main_green(main_green),
.main_red(main_red),
.main_yellow(main_yellow),
.reset(reset),
.weixuan(weixuan)
);
initial                                                
begin                                                  
reset=1;//复位
#100;
reset=0;                     
end  
                                                  
always                                                                   
begin                                                  
clk=0;
#10;
clk=1;
#10;                                          
end                                                    
endmodule

代码文件（付费下载）：