基于FPGA的数字时钟设计Verilog代码Quartus仿真

名称：基于FPGA的数字时钟设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

设计要求：

① 基本计时和显示功能（24小时制显示），即时，分，秒的正常显示模式。包括：

1. 24小时制显示

2. 动态扫描显示；

3. 显示格式：88-88-88

② 能调整设置当前时间(含时、分)，即设计两个按键，按动校时键，时计数器加一，按动校分键，则电路处于校分状态。

③ 整点报时，要求整点的倒计时5秒时，闪烁LED来报时

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

module CLOCK(
input clk_1K,//1K时钟
input RST,//复位
input key_hour,//设置小时按键
input key_minute,//设置分钟按键
output LED,//整点报时led
output [7:0] weixuan,//数码管位选
output [7:0] duanxuan//数码管段选
);
wire [7:0] hour;//时
wire [7:0] minute;//分
wire [7:0] second;//秒
wire clk_1Hz;//1Hz时钟
//分频模块
div i_div(
. clk_in(clk_1K),//1K时钟
. clk_1Hz(clk_1Hz)//输出1Hz时钟
);
//计时模块
timmer i_timmer(
. clk_1Hz(clk_1Hz),
. RST(RST),//复位
. key_hour(key_hour),
. key_minute(key_minute),
. hour_out(hour),//时
. minute_out(minute),//分
. second_out(second)//秒
);
//数码管显示模块
display i_display(
. clk_1K(clk_1K),//
. clk_1Hz(clk_1Hz),
. RST(RST),//复位
. LED(LED),
. hour(hour),//时
. minute(minute),//分
. second(second),//秒
. weixuan(weixuan),//数码管位选
. duanxuan(duanxuan)//数码管段选
);
endmodule

代码文件（付费下载）：