看门狗定时器设计Verilog代码VIVADO仿真

名称：看门狗定时器设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

看门狗定时器设计

1、看门狗触发时间可配置

2、通过2个开关控制，输入配置：00-0.2s；01-0.8s；10-1.6s；11-禁用

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

看门狗仿真.doc

1.工程文件

2.程序代码

3.测试文件

4.FPGA综合

5.波形仿真

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/01/13 09:53:37
// Design Name: 
// Module Name: WDT_verilog
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
//看门狗定时器设计
module WDT_verilog(
    input clk_10K,//10KHz时钟，一个周期0.1ms
    input [1:0] configure,//输入配置：00-0.2s；01-0.8s；10-1.6s；11-禁用
    output reg WDT_out//输出喂狗信号
    );
    
reg [15:0] count_200ms=16'd0;
reg [15:0] count_800ms=16'd0;
reg [15:0] count_1600ms=16'd0;
reg clk_200ms=0;
reg clk_800ms=0;
reg clk_1600ms=0;
always@(posedge clk_10K)
    if(count_200ms==16'd2000)begin//计数到2000刚好200ms=0.2s
        count_200ms<=16'd0;
        clk_200ms<=1;
        end
    else begin
        count_200ms<=count_200ms+16'd1;
        clk_200ms<=0;
        end
always@(posedge clk_10K)

代码文件（付费下载）：