方波发生器设计Verilog代码VIVADO仿真

名称：方波发生器设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

1 方波发生器

基本要求：设计一个方波发生器，通过一个4bit输入端口time设定波形的时间倍数，基础

最小间隔粒度为t0=0.2毫秒/bit位，若time=0x4，则每bit位时间就是0.2*4-0.8毫秒。?

测试仿真：testbench包含time=0x1，0x2，0x4，0x8，这4段波形依次输出。

提示：基于计数器定时设计，一个GPIO显示输出波形。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

方波设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真文件（testbench）

6. 仿真图

部分代码展示:

//方波发生器
module fangbo(
input clk,//1MHz，一个周期1us
input [3:0] time_in,//设定时间，最小间隔0.2ms=200us
output GPIO//输出显示波形
);
reg [15:0] count=16'd0;
reg pulse=0;
//计数器
always@(posedge clk)
if(count>=time_in*200)begin//由于最小间隔200us，故乘以200
count<=16'd0;
pulse<=~pulse;//bit翻转产生方波
end

代码文件（付费下载）：