脉冲宽度测量电路设计Verilog代码VIVADO仿真

名称：脉冲宽度测量电路设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

脉冲宽度测量电路设计

内容及要求

脉冲宽度测量电路,输出脉冲持续时间。

(1)采用系统的1M输入时钟作为测量基准;

(2)输入高电平脉冲,异步于时钟;

(3)数码管显示当前脉冲的持续时间,可复位为0

(4)记忆至少3个测量值,靠按键回显;

(5)使用实验室的开发箱或自备开发板完成设计;

(6)完成全部流程:设计规范文档、模块设计、代码输入、功能仿真、约束与综合、时序仿真、下

载验证等。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

脉冲测量模块

数码管显示模块

部分代码展示:

//脉冲宽度测量电路
module pulse_width_ctrl(
input clk,//时钟1M
input rst_p,//复位
input pulse_signal,//输入高电平脉冲信号
input switch,//切换实时测量还是回显
input store_key,//存储按键，按一次存一个
input recall_key,//回显按键，按一次调用一次回显
output reg [19:0] width_data//测量值
);
//检测下降沿
reg pulse_signal_buf0;
reg pulse_signal_buf1;
//D触发器打2拍
always@(posedge clk)
begin
pulse_signal_buf0<=pulse_signal;
pulse_signal_buf1<=pulse_signal_buf0;
end
wire pulse_signal_neg;
assign pulse_signal_neg=~pulse_signal_buf0 & pulse_signal_buf1;//脉冲下降沿
//脉冲高电平计数
reg [19:0] cnt=20'd0;
always@(posedge clk or posedge rst_p)
if(rst_p)
cnt<=20'd0;
else

代码文件（付费下载）：