篮球比赛计分器设计Verilog代码Quartus仿真

名称：篮球比赛计分器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

篮球比赛计分器

1、三个开关分别控制加一分或者两分或者三分

2、分值范围为0-99，一个开关控制给甲队加分或乙队加分

3、两队分数分别用两个数码管显示

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真测试文件（testbench）

6. 仿真图验证

整体仿真图

甲队分数控制

乙对分数控制

部分代码展示:

//三个开关分别控制加一分或者两分或者三分
//分值为0-99，一个开关控制给甲队加分或乙队加分
//两队分数分别用两个数码管显示
module score(
input clk,//时钟
input reset,//复位
input switch,//开关控制给甲队加分或乙队加分,1给甲，0给乙
input add_1,//控制加一分
input add_2,//控制加两分
input add_3,//控制加三分
output reg [7:0] HEX_A0,//甲队分数数码管显示个位
output reg [7:0] HEX_A1,//甲队分数数码管显示十位
output reg [7:0] HEX_B0,//乙队分数数码管显示个位
output reg [7:0] HEX_B1//乙队分数数码管显示十位
);
//定义按键寄存器buf
reg add_1_buf0;
reg add_2_buf0;
reg add_3_buf0;
reg add_1_buf1;
reg add_2_buf1;
reg add_3_buf1;
//将按键值同步到buf中
always@(posedge clk)
begin
add_1_buf0<=add_1;
add_2_buf0<=add_2;
add_3_buf0<=add_3;
end
//同步
always@(posedge clk)
begin
add_1_buf1<=add_1_buf0;
add_2_buf1<=add_2_buf0;
add_3_buf1<=add_3_buf0;
end
wire add_1_rise;
wire add_2_rise;
wire add_3_rise;
assign add_1_rise=add_1_buf0 & ~add_1_buf1;//按键1的上升沿
assign add_2_rise=add_2_buf0 & ~add_2_buf1;//按键2的上升沿
assign add_3_rise=add_3_buf0 & ~add_3_buf1;//按键3的上升沿
reg [7:0] score_A=8'd0;//甲队分数
reg [7:0] score_B=8'd0;//乙队分数
//甲队分数
always@(posedge clk or posedge reset)
if(reset==1)
score_A<=8'd0;//复位清零
else

代码文件（付费下载）：