出租车计费器设计Verilog代码ISE仿真

名称：出租车计费器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：

出租车计费器

1、当行程小于基本里程时，显示起步价，基本里程设3公里，起步价设5元。

2、当行程大于基本里程时，每多行一公里，在起步价上加2元；不足一公里按一公里收费。

3、当出租车等待时，由司机按下等候键，每等待一分钟加1元，不足一分钟的按一分钟计算

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

仿真图

部分代码展示:

//二进制转BCD码
module BCD(
    input clk,
    input wire [7:0] binary,
    output reg [3:0] Tens,
    output reg [3:0] Ones
    );
    
integer i;
always@(posedge clk)
begin
Tens=4'd0;
Ones=4'd0;
for(i=7;i>=0;i=i-1)
begin
if(Tens>=5)
Tens=Tens+3;
if(Ones>=5)
Ones=Ones+3;
Tens=Tens<<1;
Tens[0]=Ones[3];
Ones=Ones<<1;
Ones[0]=binary[i];
end

代码文件（付费下载）：