数字秒表设计VHDL代码Quartus仿真

名称：数字秒表设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

数字秒表设计。

数字秒表的计时范围是0s—59.99s；

计时精度是10ms；

具有复位开关，复位开关按下时，计时清零；

具有启动/停止开关，按键启动时开始计时，再按一次则停止计时，

用数码管实时显示计时数值。

quartus9.0软件

包括软件设计的流程，电路各模块的VHDL设计及顶层设计，顶层设计采用原理图输入

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档(秒加小数点).doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真文件

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
--显示模块
ENTITY display IS
   PORT (
      clk                    : IN STD_LOGIC;
      stopwatch_Millisecond  : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--毫秒
      stopwatch_second       : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--秒
      HEX0                   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管段选输出
      HEX1                   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管段选输出
      HEX2                   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管段选输出
      HEX3                   : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管段选输出
   );
END display;
ARCHITECTURE trans OF display IS
--例化BCD模块
   COMPONENT BCD IS
      PORT (
         clk                    : IN STD_LOGIC;
         binary                 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
         Tens                   : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
         Ones                   : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
      );
   END COMPONENT;
   
   SIGNAL Mil_ten : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL Mil_one : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL sec_ten : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL sec_one : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN  
   
   --调用BCD模块，毫秒转换为十位个位
   Mil_BCD : BCD
      PORT MAP (
         clk     => clk,
         binary  => stopwatch_Millisecond,
         tens    => Mil_ten,--十位
         ones    => Mil_one--个位
      );
   
   
   --调用BCD模块，秒转换为十位个位
   sec_BCD : BCD
      PORT MAP (
         clk     => clk,
         binary  => stopwatch_second,
         tens    => sec_ten,--十位
         ones    => sec_one--个位
      );

代码文件（付费下载）：