数字时钟 FPGA 设计 Verilog Quartus（2）

名称：数字时钟 FPGA 设计 Verilog Quartus（2）

软件：Quartus

语言：Verilog

开发板/平台：Cyclone IV FPGA开发板

功能介绍

数字时钟 FPGA 设计 Verilog Quartus（2） 实现了 clock_S084 相关的 FPGA 逻辑功能，包含完整 HDL 源码、工程文件、设计说明和付费下载压缩包，适合作为数字逻辑课程设计、实验验证或二次开发参考。

核心顶层模块为 CLOCK，可从顶层端口、时钟复位、子模块例化和输出控制关系入手阅读代码。

正文整理了设计说明、关键结构和部分代码，便于快速了解工程实现方式。

运行环境

• 源码语言：Verilog
• 开发软件：Quartus
• 开发板/平台：Cyclone IV FPGA开发板
• 交付内容：HDL 源码、工程文件、设计说明和下载压缩包

设计思路

该工程可按自顶向下方式理解：先查看顶层模块端口定义，确认时钟、复位、输入输出接口，再顺着子模块例化关系分析控制路径和数据路径。

主要模块包括：CLOCK、div_1Hz、display、timmer。调试时可先验证核心控制模块，再联调顶层工程。

工程中包含管脚约束/分配文件，移植到其他板卡时需要重点核对时钟、复位、按键、显示或通信接口等约束。

模块结构

主要工程/源码文件如下：

• CLOCK_sim/CLOCK.qpf
• CLOCK_sim/CLOCK.qsf
• CLOCK_sim/CLOCK.v
• CLOCK_sim/div_1Hz.v
• CLOCK_sim/display.v
• CLOCK_sim/timmer.v

开发板验证

该设计提供 Cyclone IV FPGA开发板 相关验证内容：提供管脚约束/分配文件。实际使用时建议结合约束文件和板卡资源再次核对时钟、复位、按键、显示或通信接口。

演示视频

下方提供演示视频，可直接播放查看运行效果。

仿真图/仿真说明/设计文档图片

设计说明：

工程文件

程序文件

程序编译

RTL图

模块及testbench（v和vt）
顶层模块

分频模块

计时模块

显示模块

仿真图
顶层模块

分频模块

计时模块
先复位，时间为00:00:00，然后开始计时，每秒增加

显示模块

部分代码

以下展示顶层模块 CLOCK 的部分代码，完整源码请下载压缩包查看。

module CLOCK(
input clk_4K,//4kHZ
input RST,//复位
output LED,//整点报时
output [5:0] weixuan,//数码管位选
output [7:0] duanxuan//数码管段选
);

wire [7:0] hour;//时
wire [7:0] minute;//分
wire [7:0] second;//秒

wire clk_1Hz;
//分频模块
div_1Hz i_div_1Hz(
. clk_4K(clk_4K),//4kHZ
. RST(RST),//复位
. clk_1Hz(clk_1Hz)
);

//计时模块
timmer i_timmer(
. clk_4K(clk_4K),
. clk_1Hz(clk_1Hz),
. RST(RST),//复位
. hour_out(hour),//时
. minute_out(minute),//分
. second_out(second)//秒
);

//数码管显示模块
display i_display(
. clk_4K(clk_4K),//4kHZ
. RST(RST),//复位
. hour(hour),//时
. minute(minute),//分
. second(second),//秒
. LED(LED),
. weixuan(weixuan),//数码管位选
. duanxuan(duanxuan)//数码管段选
);

endmodule

代码文件（付费下载）