电子钟整点报时 FPGA 设计 VHDL Quartus

名称：电子钟整点报时 FPGA 设计 VHDL Quartus

软件：Quartus

语言：VHDL

功能介绍

电子钟整点报时 FPGA 设计 VHDL Quartus 实现了 clock_Z507 相关的 FPGA 逻辑功能，包含完整 HDL 源码、工程文件、设计说明和付费下载压缩包，适合作为数字逻辑课程设计、实验验证或二次开发参考。

核心顶层模块为 clock，可从顶层端口、时钟复位、子模块例化和输出控制关系入手阅读代码。

正文整理了设计说明、关键结构和部分代码，便于快速了解工程实现方式。

运行环境

• 源码语言：VHDL
• 开发软件：Quartus
• 交付内容：HDL 源码、工程文件、设计说明和下载压缩包

设计思路

该工程可按自顶向下方式理解：先查看顶层模块端口定义，确认时钟、复位、输入输出接口，再顺着子模块例化关系分析控制路径和数据路径。

主要模块包括：clock、counter、screen、set、divider。调试时可先验证核心控制模块，再联调顶层工程。

工程中包含管脚约束/分配文件，移植到其他板卡时需要重点核对时钟、复位、按键、显示或通信接口等约束。

模块结构

主要工程/源码文件如下：

• clock/clock.qsf
• clock/clock.qpf
• clock/clock.vhd
• clock/counter.vhd
• clock/screen.vhd
• clock/set.vhd
• clock/divider.vhd

开发板验证

该设计提供 FPGA 开发板 相关验证内容：提供管脚约束/分配文件。实际使用时建议结合约束文件和板卡资源再次核对时钟、复位、按键、显示或通信接口。

演示视频

下方提供演示视频，可直接播放查看运行效果。

仿真图/仿真说明/设计文档图片

设计说明：

工程文件

程序文件

顶层原理图

管脚分配

Testebnch

仿真图
整体仿真图

Counter模块

Divider模块

Screen模块

Set模块

部分代码

以下展示顶层模块 clock 的部分代码，完整源码请下载压缩包查看。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity clock is
  port(clk0:in std_logic;--时钟输入信号
       clr:in std_logic;--电子钟清零使能信号
       settime:in std_logic;-- 电子钟重置使能信号
       choice:in std_logic_vector(2 downto 0);-- 电子钟重置位选择（000代表第一位，以此类推）
       add:in std_logic;-- 单次脉冲（控制重置的时间设置）
       fqout:out std_logic_vector(26 downto 0);   --显示输出
       ring:out std_logic);--整点报时，ring为1的时候响铃
end;

architecture art of clock is
component divider				--分频模块
    port (clk:in std_logic;
             clk1Hz: out std_logic );
end component;

component counter				--计数模块
    port(clk1:in std_logic;
         clr:in std_logic;	--使能信号，位1时6位数字均为0
         settime:in std_logic;--使能信号，位1时6个数字为set传过来的数
         qin1:in std_logic_vector(23 downto 0);
         qout:out std_logic_vector(23 downto 0));
end component;

component set					--时间设置模块
   port(choice:in std_logic_vector(2 downto 0);
        add:in std_logic;
         qout1:out std_logic_vector(23 downto 0));
end component;

component screen 				--显示输出的时间模块
   port(qin:in std_logic_vector(23 downto 0);
        fqout:out std_logic_vector(26 downto 0);
        ring:out std_logic);
end component;

signal clk01:std_logic;
signal sout1:std_logic_vector(23 downto 0);
signal sout:std_logic_vector(23 downto 0);

begin
u1:divider port map(clk=>clk0,clk1Hz=>clk01);
u2:counter port map(settime=>settime,qout=>sout,clr=>clr,clk1=>clk01,qin1=>sout1);
u3:set port map(choice=>choice,add=>add,qout1=>sout1);
u4:screen port map(qin=>sout,fqout=>fqout,ring=>ring);  --元件映射

end art;

代码文件（付费下载）