11位全加器 FPGA 设计 Verilog Quartus

名称：11位全加器 FPGA 设计 Verilog Quartus

软件：Quartus

语言：Verilog

功能介绍

11位全加器 FPGA 设计 Verilog Quartus 实现了 ADDR_11_S066 相关的 FPGA 逻辑功能，包含完整 HDL 源码、工程文件、设计说明和付费下载压缩包，适合作为数字逻辑课程设计、实验验证或二次开发参考。

核心顶层模块为 ADDR，可从顶层端口、时钟复位、子模块例化和输出控制关系入手阅读代码。

正文整理了设计说明、关键结构和部分代码，便于快速了解工程实现方式。

运行环境

• 源码语言：Verilog
• 开发软件：Quartus
• 交付内容：HDL 源码、工程文件、设计说明和下载压缩包

设计思路

该工程可按自顶向下方式理解：先查看顶层模块端口定义，确认时钟、复位、输入输出接口，再顺着子模块例化关系分析控制路径和数据路径。

主要模块包括：ADD_8、half_ADD、adder_4、ADDR、full_ADD、ADD_3。调试时可先验证核心控制模块，再联调顶层工程。

模块结构

主要工程/源码文件如下：

• adder_11/ADDR.qsf
• adder_11/ADDR.qpf
• adder_11/ADD_8.v
• adder_11/half_ADD.v
• adder_11/adder_4.v
• adder_11/ADDR.v
• adder_11/full_ADD.v
• adder_11/ADD_3.v

演示视频

下方提供演示视频，可直接播放查看运行效果。

仿真图/仿真说明/设计文档图片

设计说明：

11位全加器仿真
工程文件

程序文件

程序编译

程序结构(RTL图)

程序仿真
Testbench

十进制表示

11位加法器，最大值为2的11次方=2048，和大于2048时需要向前进位
25+8+进位=34
1620+1021=2641，大于2048，需要向前进位（cout=1），2641-2048=593
646+78+进位=725

部分代码

以下展示顶层模块 ADDR 的部分代码，完整源码请下载压缩包查看。

module ADDR(add_a,add_b,add_cin,sum_out,cout_out);
//add_a+add_b+add_cin=sum_out and cout_out;
	input [10:0] add_a;//加数a
	input [10:0] add_b;//加数b
	input add_cin;//加数进位
	
	output [10:0] sum_out;//和
	output cout_out;//和进位

	wire  wire_count_8;
	wire  wire_count_2;
//8位
ADD_8 i_ADD_8(
	. add_a(add_a[7:0]),//加数a
	. add_b(add_b[7:0]),//加数b
	. add_cin(add_cin),//加数进位
	. sum_out(sum_out[7:0]),//和
	. cout_out(wire_count_8)//和进位
);
//3位	
ADD_3 i_ADD_3(
	. add_a(add_a[10:8]),//加数a
	. add_b(add_b[10:8]),//加数b
	. add_cin(wire_count_8),//加数进位
	. sum_out(sum_out[10:8]),//和
	. cout_out(cout_out)//和进位
);


endmodule

代码文件（付费下载）