基于FPGA的二分频异步复位8进制减法计数器VHDL代码ISE仿真

名称：基于FPGA的二分频异步复位8进制减法计数器VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：二分频异步复位8进制减法计数器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

二分频异步复位8进制减法计数器----行为级描述

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--二分频异步复位8进制减法计数器
ENTITY counter_sub8 IS
   PORT (-- 端口描述
      clk    : IN STD_LOGIC;
      reset  : IN STD_LOGIC;
      W      : IN STD_LOGIC;
      Q      : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
   );
END counter_sub8;

代码文件（付费下载）：