统计1的数量及减法器设计Verilog代码Quartus仿真

名称：统计1的数量及减法器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

用循环语句分别设计一个逻辑电路模块,用以统计6位二进制数中含1的数量。

(1)将RTL代码复制黏贴到下面

(2)将 testbench仿真测试代码复制黏贴在下方    

(3)截图波形,波形能够清晰反映所有变量的变化情况:

(4)截图RL视图:

编写两个四位二进制数相减的 verilog程序并测试仿真。    

(1)将RTL代码复制黏贴到下面;

(2)将 testbench仿真测试代码复制黏贴在下方

(3)截图波形,波形能够清晰反映所有变量的变化情况;   

(4)截图RTL视图:

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

for循环.doc

减法器.doc

1. RTL代码

2. Testebnch代码

3. 波形截图

设置为十进制显示方便观察

4. RTL视图

1. RTL代码

2. Testebnch代码

3. 波形截图

转换十进制显示方便观察

4. RTL视图

部分代码展示:

//for循环统计1的数量
module for_loop(
input [5:0] binary_in,//6位2进制数据输入
output reg [2:0] num_1s//含1的个数
);
integer k;
always@(binary_in)
begin
num_1s=3'd0;
for(k =0 ; k <6 ; k= k+1)//for循环
if(binary_in[k]==1)//判断每一位是否为1
num_1s=num_1s+1;//若为1，计数加1
else

代码文件（付费下载）：