AD芯片LTC231512驱动代码设计Verilog代码Quartus仿真

名称：AD芯片LTC231512驱动代码设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

AD芯片LTC231512驱动代码设计

LTC231512是12bit，最大5M采样率的串行ADC芯片

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

工程文件.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

module LTC231512(
input clk_50M,//时钟50M
input reset_n,//复位，低电平有效
input SDO,//AD_SDO
output reg CS_n,//AD_CS
output SCK,//AD_SCK
output [11:0] data_out//AD量化值输出
);
//sck==25MHz
reg [5:0] cnt=6'd0;
always@(posedge clk_50M or negedge reset_n)
if(!reset_n)
cnt<=6'd0;
else
if(cnt>=6'd33)//计数0~33
cnt<=6'd0;
else
cnt<=cnt+6'd1;//计数
//控制CS
always@(posedge clk_50M or negedge reset_n)
if(!reset_n)
CS_n<=1;
else
if(cnt>=6'd4)
CS_n<=0;//4~33时CS低电平
else
CS_n<=1;
//控制SCK
reg SCK_buf=0;
always@(posedge clk_50M or negedge reset_n)
if(!reset_n)
SCK_buf<=0;
else
if(cnt>6'd4 && cnt<6'd33)//5~34
SCK_buf<=~SCK_buf;
else
SCK_buf<=0;

代码文件（付费下载）：